Introduzione a VLSI Design Flow
Nell'articolo precedente, abbiamo una panoramica del flusso di progettazione VLSI. In questo articolo, impareremo come implementare diversi circuiti logici utilizzando la progettazione VLSI. VLSI è una delle tecnologie chiave in questa era di digitalizzazione. I transistor vengono utilizzati per implementare circuiti logici nella progettazione VLSI.
Le logiche digitali sono di tre tipi: l'Inverter della porta NOT, la porta AND e la porta OR. Porte più complesse come -NAND, NOR, XNOR e XOR possono anche essere realizzate utilizzando le porte di base. Discutiamo alcuni dei metodi di implementazione dei circuiti logici.
Progettazione logica CMOS
Il digitale è tutto ciò che riguarda ZERO e UNO o ALTO o BASSO. L'ingresso per un circuito logico digitale sarà 0 o 1, così come il valore di uscita. Ora, se un circuito accetta l'ingresso come 0 e 1, la logica può essere compresa dalla funzione dell'interruttore come indicato di seguito.
Possiamo vedere nell'immagine che quando l'interruttore s1 è aperto e l'interruttore s2 è chiuso, l'uscita sarà 0; per viceversa, l'uscita sarà 1.
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Metodologia di progettazione CMOS
Esistono tre passaggi per progettare una logica CMOS come parte del flusso di progettazione VLSI.
- Scopri il complemento dell'espressione booleana che devi implementare.
- Descrivi il PUN
- Descrivi il PDN
Il design della rete pull up:
Moltiplicare i termini: NMOSFET in connessione parallela
Termini additivi: NMOSFET in connessioni in serie
Il design della rete pull-down:
Moltiplicare i termini: NMOSFET in connessioni in serie
Termini additivi: NMOSFET in connessioni parallele
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Inverter CMOS / CMOS NON Gate Design
Un inverter digitale è una porta NOT che fornisce l'uscita invertita per un ingresso. Per l'ingresso o l'ingresso alto è digitale UNO, l'uscita è bassa o ZERO digitale. Per l'ingresso o l'ingresso basso è ZERO digitale, quindi l'uscita è alta o UNO digitale.
| INGRESSO | USCITA |
| ALTO | BASSO |
| BASSO | ALTO |
Un inverter CMOS è composto da due transistor in modalità di miglioramento: uno è NMOS e l'altro è PMOS. Il NMOS funziona come una rete pull-down e il PMOS funziona come una rete pull-up. La tensione di ingresso controlla entrambi i transistor.
Quando il transistor PMOS è nello stato ON, il transistor NMOS passa nello stato OFF. Inoltre, quando il transistor NMOS rimane OFF, il PMOS sarà in uno stato ON. È così che entrambi i i transistor funzionano in modalità complementare.
I transistor, che rimane nello stato OFF, fornisce un valore di impedenza elevato e il valore di uscita cambia. Sotto lo stesso binario, un circuito logico CMOS ha meno rumore di un circuito logico NMOS.
Di seguito è riportato il grafico delle caratteristiche di trasferimento della tensione di un CMOS simmetrico.
Funzionamento
I transistor sono realizzati in modo tale che le loro tensioni di soglia siano di uguale grandezza e polarità opposta. Cioè, la tensione di soglia di NMOS sarà uguale all'ampiezza della tensione di soglia di PMOS, data dall'espressione sotto.
VTN = - VTP
Quando la tensione di ingresso (Vin) è inferiore alla tensione di soglia del transistor NMOS, quindi il transistor NMOS è in uno stato OFF. Poi, il PMOS circuito controllerà la tensione di uscita (Vout) con la tensione fornita (VDD). La regione AB del grafico rappresenta questa operazione.
Ora, quando la tensione di ingresso è maggiore della differenza di VDD e la tensione di soglia, quindi il circuito logico PMOS entra in uno stato OFF e il NMOS viene attivato. Quindi, NMOS controlla la tensione di uscita (Vsu) con la tensione di terra che è 0 V.
La regione BC del grafico rappresenta il NMOS saturo e la parte CD rappresenta entrambi i transistor in modalità saturata. VINV è il valore della tensione di ingresso per cui la tensione di ingresso è uguale alla tensione di uscita.
Da un'attenta osservazione, possiamo dire che la variazione è molto acuta per lo swipe di tensione da 0 a V.DD. Ecco perché l'inverter CMOS è un inverter perfetto per la progettazione logica.
Ora, quando la tensione di ingresso è uguale a VINV, entrambi i transistor sono in saturazione. La rete pull up (PUN) avrà VGS valore =
VGS = Vin - VDD
Oppure, VGS = VINV - VDD
L'equazione corrente per la regione di saturazione è data come -
ID = μεW * (VGS - VTH )2 / 2LD
Questa equazione può essere riscritta per pull up network–
IDP =μpWpu * (vINV - VDD - VTHP)2 / 2 DLpu
L'equazione per la rete pull down sarà:
IDp =μnWpd * (vINV - VTHN )2 / 2 DLpd
Equalizzazione della corrente di drenaggio secondo le caratteristiche -
μnWpd * (vINV - VTHN )2 / 2 DLpd =μpWpu * (vINV - VDD - VTHP)2 / 2 DLpu
o, VINV - VDD - VTHP = - β (VINV - VTHN); [β = (μn *Zpu /μp *Zpd) ½]
Oppure, VINV = (VDD + VTHP +β*VTHN) / (1 + β)
Se VTHN = - VTHP, allora β viene come 1.
Inoltre, VINV viene fornito come VDD / 2 e
Zpd :Zpu =μn : µp = ~ 2.5: 1
Dissipazione di potenza
I circuiti logici CMOS dissipano meno potenza di quella di un circuito logico NMOS per la bassa frequenza. La degenerazione della potenza CMOS oscilla in base alla frequenza di commutazione del circuito.
Margini di rumore
Il margine di rumore è la deviazione massima consentita che può essere verificata senza modificare la caratteristica principale in condizioni di rumore. NML è dato come la differenza tra la tensione di soglia logica e la tensione equivalente ZERO logico per un inverter CMOS di basso livello. Il margine di rumore è descritto come la differenza tra la tensione logica alta o UNO equivalente e la tensione di soglia logica per il livello alto.
CMOS due porte di ingresso NAND e NOR
Le porte NOR e NAND sono note come porte logiche universali, che possono essere utilizzate per implementare qualsiasi equazione logica o qualsiasi tipo di altre porte logiche. Queste sono le due porte più prodotte utilizzando la logica CMOS per la tecnologia VLSI. Parliamo dell'implementazione e della progettazione di entrambe le porte utilizzando la logica CMOS.
Porta CMOS NOR
Una porta NOR può essere descritta come una porta OR invertita. Di seguito è riportata la tabella di verità della porta NOR, dove A e B sono gli ingressi.
Un gate NOR può anche essere implementato utilizzando la tecnologia CMOS. Il circuito inverter CMOS entra in funzione in questo progetto. Una rete pull-down (transistor) viene aggiunta con il gate NOT CMOS di base in una connessione parallela per implementare l'operazione NOR. Per due porte NOR di ingresso, viene aggiunta solo una rete pull-down. Per incorporare più numeri di ingressi, vengono aggiunti più transistor.
Funzionamento
L'implementazione logica utilizzando CMOS è mostrata nell'immagine sottostante. Quando uno qualsiasi degli ingressi è logico alto o logico UNO, il modo pull-down a terra è bloccato. L'uscita sarà ZERO logico.
Quando entrambi gli ingressi ricevono una tensione ALTA o un valore logico - UNO, il valore di uscita sarà alto logico o UNO. La tensione di soglia logica sarà uguale alla tensione di soglia di un inverter. È così che la logica NOR può essere ottenuta utilizzando CMOS.
Porta CMOS NAND
Una porta NAND può essere descritta come una porta AND invertita. Di seguito è riportata la tabella di verità della porta NAND, dove A e B sono gli ingressi.
Un gate NAND può anche essere implementato utilizzando la tecnologia CMOS. Anche il circuito inverter CMOS entra in funzione in questo progetto. Una rete pull-down (transistor) in serie e un transistor in modalità di esaurimento vengono aggiunti con il gate NOT CMOS di base per implementare l'operazione NAND. Per due porte NAND di ingresso, viene aggiunto un solo transistor. Per incorporare più numeri di ingressi, vengono aggiunti più transistor alla connessione in serie.
Funzionamento
L'implementazione logica utilizzando CMOS è mostrata nell'immagine sopra. Quando entrambi gli ingressi sono ZERO logico, entrambi i transistor NMOS sono nello stato OFF, mentre entrambi i transistor PMOS sono nello stato ON. L'uscita viene collegata a VDD, ed è così che l'uscita fornisce logica UNO o valore alto.
Quando l'ingresso A ottiene un valore alto come ingresso e l'ingresso B ottiene un valore basso, il NMOS superiore passa allo stato ON e il NMOS inferiore passa allo stato OFF. La connessione a terra non può essere stabilita con il valore di uscita. In questa condizione, il PMOS sinistro si accende, mentre il PMOS destro rimane nello stato OFF. Il VDD trova un percorso attraverso l'uscita e fornisce un valore di uscita alto o 1 logica.
Quando l'ingresso B ottiene un valore alto come ingresso e l'ingresso A ottiene un valore basso, il NMOS superiore passa allo stato OFF e il NMOS inferiore passa allo stato ON. Non è possibile stabilire il collegamento a terra con il valore di uscita. Inoltre, in questa condizione, il PMOS sinistro si spegne, mentre il PMOS destro passa allo stato ON. Il VDD trova un percorso attraverso l'uscita e fornisce un valore di uscita alto o 1 logica.
Per la logica finale, quando entrambi gli ingressi ottengono una tensione di ingresso alta o un valore logico UNO, entrambi i transistor NMOS sono nello stato ON. Entrambi i transistor PMOS sono in stato OFF, fornendo un percorso per il collegamento della tensione di terra con l'uscita. L'uscita fornisce quindi ZERO logico o valore basso come uscita.
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Ciao, sono Sudipta Roy. Ho fatto B. Tech in Elettronica. Sono un appassionato di elettronica e attualmente mi dedico al campo dell'elettronica e delle comunicazioni. Nutro un vivo interesse nell'esplorazione delle tecnologie moderne come l'intelligenza artificiale e l'apprendimento automatico. I miei scritti sono dedicati a fornire dati accurati e aggiornati a tutti gli studenti. Aiutare qualcuno ad acquisire conoscenze mi dà un immenso piacere.
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